Hillside·C

Hillside·C自动的将高层次的 C/C++算法描述生成适用于 FPGA、ASIC、系统级芯片(SoC)等多 目标的高质量的寄存器传输级(RTL)电路设计，可以广泛的应用于图像处理、计算机视觉、 机器学习和高性能计算等领域。其快速的设计、优化和验证的能力能够很好的应对和解决实 际应用中算法和架构快速迭代、升级，设计需求随时变化而带来的挑战，为设计中的快速创 新提供了可能和支持。

Galax PSS

芯华章智能场景验证系统是一种基于Accellera PSS 标准和高级验证方法学的融合，这种基于高级语言建模的验证系统可以高效并且自动化地产生优质测试用例。针对不同的验证平台和验证层级，该系统可以生成不同形态、适配多种验证环境的测试用例，实现由统一场景建模取得测试激励跨平台、可复用,自动化、智能化自回归的目的，密切结合EDA 2.0的敏捷验证思路，显著提高复杂SoC芯片的验证覆盖率，解决当前越来越复杂的SoC芯片验证需求。

昭晓Fusion Debug

昭晓Fusion Debug是一款基于创新架构的全面调试系统，集成了各种先进和复杂的调试技术，具备创新性、易用性、高性能等特点，能显著提高设计效率，并有效解决难度不断上升的设计和验证挑战。 昭晓Fusion Debug可提供快速源代码解析、波形查看、设计原理图探索和覆盖率数据分析等多种强大的技术，帮助工程师简化困难的调试任务。它建立在芯华章全新的、自主开发的调试数据库之上，并由创新的设计推理引擎和高性能分析引擎提供动力，可轻松进行信号连接跟踪和根本原因分析。此外，昭晓Fusion Debug提供了一个融合现代外观与使用习惯的图形用户界面以及丰富的调试内容，极大提升了工作效率。 芯华章的昭晓Fusion Debug不仅是一款可独立使用的调试工具，还是一个支持芯华章智V验证平台®的所有产品的通用调试底座技术。当使用昭晓Fusion Debug™时，芯华章智V验证平台®统一的底层数据库和引擎，将为用户提供很好的多款产品联通的操作体验，并大幅提升整体验证效率。

穹瀚GalaxFV

穹瀚GalaxFV是国内率先采用高性能字级建模(Word-Level Modeling)方法构建的形式化验证工具。相比于传统比特级建模(Bit-Level Modeling)方法，字级建模(Word-Level Modeling)方法建模颗粒度大、性能表现好，并可同时调用字级求解器和比特级求解器，可扩展性能力强。在模型结构上已达到国际先进水平。 穹瀚GalaxFV具备自主研发的高并发高性能求解器，可在服务器集群或云平台上发挥分布式计算的强大性能，为快速证明求解赋能。并且，穹瀚GalaxFV研发了针对求解器的智能分组和调度预测算法，结合各引擎具体实现算法和特性，可在面对不同的设计和断言类型时，组合调度各个求解器单元，进一步提高求解效率。结合了这些技术特点，穹瀚GalaxFV在一些客户设计上给出了亮眼的性能表现，相比于现有的形式化验证工具，实测性能超越约20%。[1] 此外，穹瀚GalaxFV自主研发了专用高效的应用级断言库，对设计中常用到的标准组件构建断言库，对其参数化，提高可配置性，降低了用户构建断言与约束的难度，提高了易用性和使用效率，为形式化验证应用于产业降低了门槛。 穹瀚GalaxFV在保留形式化验证完备性的基础上，依托于芯华章智V验证平台(FusionVerify Platform).与其他验证工具在编译、调试、覆盖率等方面互融互通，进一步加速设计验证收敛，帮助芯片设计在更早期阶段进行简单高效的完备验证。 *注释[1]仅针对某AsyncFIFO设计实测得出

Spectre Multi-mode Simulation with Spectre X

多模式电路仿真工具包覆盖了模拟，射频，数模混合电路设计分析的仿真。在一个独有的共享授权包中包含Spice级精度的模拟仿真器Spectre，射频仿真器Spectre-RF, 并行加速仿真器Spectre APS及Spectre X，Fastspice级仿真器Spectre XPS以及混合电路仿真器AMS Designer，能精确快速的对单元级, 模块级及全芯片电路进行仿真。能同时满足前端电路级设计对仿真精度的要求和版图提取后仿真对仿真容量的要求。这种独特的环境不仅有助于模拟、射频、存储器、定制数字与混合信号SoC的设计与验证，也可以满足所有应用IC的仿真需要。 https://www.cadence.com/zh_CN/home/tools/custom-ic-analog-rf-design/circuit-simulation.html

Virtuoso(R) Layout Suite

定制电路版图设计工具，目前业界普及率最广，可完成从数字标准单元、模拟IP、IO、Chiplevel等所有模拟、数字、RF及数模混合全定制电路的版图实现。它能够从原理图中集成所有元器件的连接信息，在使用过程中可以全程实现电路与版图的交互对应，譬如pin、net、devices及一些约束条件（布局摆放、绕线设计等）等等一一对应，借助诸多辅助功能，大大降低版图工程师在placement、routing的难度及错误，缩短后期验证时间，减少反复修改，整个版图设计流程效率获得极大提高。 https://www.cadence.com/zh_CN/home/tools/custom-ic-analog-rf-design/layout-design.html

Virtuoso(R) ADE Assembler

基于ADE Explorer，支持多个测试，针对设计进行面向制造的，全面的仿真分析，指标评估和结果汇总。 针对多个测试，采用ADE Assembler可带来以下收益： 1. 改进的回归仿真脚本； 2. 支持局部和全局的优化； 3. 对结果进行排序和过滤,辅助assertion分析； 4. 支持最坏工艺角分析； 5. 可以跨测试进行复杂的变量/参数调节。 https://www.cadence.com/zh_CN/home/tools/custom-ic-analog-rf-design/circuit-design/virtuoso-ade-product-suite.html

Virtuoso(R) ADE Explorer

新一代的模拟仿真环境，它引入了Maestro cellview，统一了模拟设计环境和使用模式。 针对单个测试， ADE Explorer还引入了以下新特性： 1. 支持Monte Carlo分析和工艺角仿真； 2. 支持交互式实时参数调节设计(使用Spectre仿真器)； 3. 支持在线路图节点上显示波形的缩略图； 4. 支持性能指标评估和数据表(datasheet)输出。 https://www.cadence.com/zh_CN/home/tools/custom-ic-analog-rf-design/circuit-design/virtuoso-ade-product-suite.html

可靠性分析工具（Empyrean ArtemisFPD）

平板显示电路设计可靠性分析工具Emp

寄生参数提取工具（Empyrean RCExplorerFPD）

平板显示电路设计寄生参数提取工具Em

物理验证工具（Empyrean ArgusFPD）

平板显示电路设计物理验证工具Empyrean Argus®FPD是根据平板显示电路设计特点开发的层次化并行物理验证工具。它不仅满足传统平板显示电路设计的DRC/LVS验证要求，还针对异形屏显示设计的特点开发了圆弧及任意角度旋转图形的高精度器件提取和规则检查技术，保证了物理验证的精度，解决了不规则电路和版图的验证难题。同时，针对平板显示电路设计高重复阵列式设计特点，通过设计规则违例识别和聚类技术，显著提升了用户检查和分析设计违例的效率，缩短了产品的设计周期。工具可无缝集成到平板显示电路设计原理图和版图编辑工具Empyrean Aether®FPD，为用户提供了完整、高效的一站式设计和验证解决方案。

电路仿真工具（Empyrean ALPSFPD）

随着平板显示电路设计的发展，大尺寸和高清分辨率成为设计主流，晶体管和寄生器件随之急剧增加。传统SPICE仿真工具对平板设计进行验证时遇到了前所未有的挑战，尤其是全面板仿真已经超出了传统仿真工具的处理能力。 Empyrean ALPS®FPD是华大九天推出的新一代平板显示电路仿真工具，能够处理数千万个元器件规模的设计，通过创造性提出的智能矩阵求解技术、多核并行技术、内存管理技术，突破了平板显示电路的仿真速度和容量瓶颈，在保持SPICE精度的前提下给出像素电流、串扰效应和动态IR drop等仿真结果。

Cerebrus机器学习

Cadence Cerebrus是一项由人工智能驱动的革命性技术，具有独特的强化学习引擎，可自动优化工具和芯片设计，改善PPA，显著减少工程量和总体流片时间。例如，Cadence Cerebrus布局优化功能可以帮助客户缩小裸片尺寸，远超人类的设计潜力。因此，Cadence Cerebrus与其他的Cadence数字产品配合使用时，可实现业内最先进的数字全流程，涵盖从实现到签核的所有环节，带来突破性的工程效益。 https://www.cadence.com/zh_CN/home/tools/digital-design-and-signoff/soc-implementation-and-floorplanning/cerebrus-intelligent-chip-explorer.html

Liberate库表征

Cadence Liberate 平台是准确、高效和易用的库特征参数提取工具，它能够以业内通用标准 (如.lib格式) 建立时序、功耗和信号完整性等电学图标 (view) 。Liberate仅需工艺厂的器件模型和提取出的SPICE格式单元网表，即可创建出所有的电学图标。Liberate 平台是针对标准单元库、存储器电路或模拟电路均又成熟的解决方案。 Liberate Trio适用于标准单元库、I/O模块等电路，支持复杂单元，包括高速和/或低功耗设计需要的单元比如脉冲锁存器，多位触发器阵列，电平转换器, 电源开关，以及具有睡眠模式的单元。 Liberate MX Trio 适用于存储器、模拟/混合信号电路，可以为大型电路进行高效准确的特征参数提取，提供可扩展系统的高度可操性以及使用灵活性。 https://www.cadence.com/zh_CN/home/tools/custom-ic-analog-rf-design/library-characterization.html

Pegasus物理验证

Cadence Pegasus是新一代DRC/LVS工具，经过多次先进工艺成功流片验证，可以应用于版图设计阶段和最后签收的物理验证、设计约束确认和可靠性检查工具。高效的多核并行计算能力，文件格式兼容性和方便易用的特点让它成为现有物理验证工具的替代。另外快速的设计收敛和可预期的错误调试周期能满足先进设计对物理验证的要求。它能与Cadence模拟设计平台Virtuoso和数字设计平台Innovus方便集成，缩短用户设计和验证的时间。 https://www.cadence.com/zh_CN/home/tools/digital-design-and-signoff/silicon-signoff/pegasus-verification-system.html

Voltus功耗与电源网络完整性分析

Voltus是Cadence新一代的功耗与电源网络完整性分析解决方案，为数字集成电路设计者提供了精确，快速以及大容量的分析和优化技术。大量的分布式并行计算引擎使得Voltus能够快速的处理超大规模的数字电路，对数字芯片的功耗，IR-drop以及电迁移(EM)违例进行分析，调试，验证以及修复。 Voltus既可以做为数字集成电路设计流程里的一个独立的电源签收(Power SignOff)工具，还可与Cadence数字后端实现的其他软件，以及封装，PCB软件协同合作，实现数字芯片从物理实现到系统级的功耗电源分析和优化。 https://www.cadence.com/zh_CN/home/tools/digital-design-and-signoff/silicon-signoff/voltus-ic-power-integrity-solution.html.html

版图集成与分析工具（Empyrean Skipper）

随着工艺的发展及设计复杂度的增加，芯片集成度越来越高、规模也越来越大，有的大型芯片面积达到了400平方毫米以上，晶体管数目多达百亿门，芯片的版图数据也随之剧增。版图数据量的增加对版图工具的读取性能、版图数据集成、查询以及操作等都提出了更高的要求。在读取和分析先进工艺超大规模版图数据时，常规的版图查看和编辑工具已很难支撑。如何更高效地完成超大规模版图数据的读入、导出、检视、比较、分析和集成，是所有集成电路设计与制造厂商必须要面对的问题。 Empyrean Skipper®为用户提供了高效的一站式版图集成与分析解决方案，支持多种版图数据格式如GDS，GDS.gz，OASIS，LEF/DEF, MEBES等。通过基于索引的版图数据并行读取、版图数据内存镜像和图形索引等技术，实现了超大规模版图的快速处理。 Empyrean Skipper®针对海量版图首次读取、二次读取和多人同时读取的不同应用场景，提供了不同的版图数据读取模式，显著提升了版图数据读取的性能；版图读入后，用户可在工具内对版图进行查看和信息查询。Empyrean Skipper®还支持了快速版图集成、批量版图数据处理、并行线网追踪、点到点电阻分析等功能，为高效的分析和处理超大规模版图数据提供了有力支撑，获得了用户的广泛认可。

存储器编译器开发工具（Empyrean SMCB）

Empyrean SMCB™是华大九天针对Memory Compiler设计需求提供的一体化开发平台。 存储器编译器是晶圆制造厂为客户提供的重要基础IP之一，用来生成不同容量的存储器及相关数据文件。 华大九天存储器编译器开发工具Empyrean SMCB™提供了电路拼接、版图拼接、特征化提取及IP发布等功能，为设计师提供了一站式存储器编译器开发解决方案。该工具通过创新性的存储器编译器电路和版图拼接技术，显著提升了电路和版图拼接、关键路径生成以及存储器实例化的效率。同时，该工具为不同类型的存储器提供了通用的存储器编译器发布功能，为晶圆制造厂同时发布多工艺、多类型的存储器编译器提供了技术支撑。

单元库/IP质量验证工具（Empyrean Qualib）

标准单元库和IP是数字电路设计的重要基础。随着数字电路的设计复杂度越来越高，需要使用到的标准单元和IP也越来越多，越来越复杂。单元库和IP的质量直接决定了芯片设计的质量和性能。而随着单元库和IP的种类越来越繁多，单元库和IP的质量也越来越难以管理和验证。如何对单元库和IP的质量进行检查，在设计的初期预先发现质量问题，规避设计错误以及如何分析单元库和IP的性能、功耗指标以适配设计的需求，为设计提供更优的单元库和IP选择从而提高芯片设计的性能指标，已成为业界关注的焦点问题。 无论是标准单元库或IP的供应商、晶圆制造厂还是芯片设计公司，都需要对单元库和IP进行较全面的质量检查和性能分析，保证单元库和IP的正确性、一致性以及和设计需求之间的适配性，确保集成之后的功能和性能指标符合设计预期。但随着单元和IP的数量和复杂度增加，单元库和IP质量检查的完备性、规范性、海量性能指标数据的可视化等都面临巨大挑战。 Empyrean Qualib®为用户提供了较全面的单元库/IP质量分析验证方案。该工具提供了基于规则的单元库/IP质量检查功能、基于特征化模型的单元库性能趋势分析功能和基于仿真的单元验证分析功能等，较全面地检视和分析单元库/IP的质量和性能，为高质量的完成设计并达成设计指标提供了重要保障。 Empyrean Qualib®支持较全面的库文件格式种类，包括GDSII/OASIS，Verilog，Liberty, LEF...等，被应用到不同工艺节点、不同设计类型如标准单元、存储器、IO、模拟IP等的单元库/IP的质量验证中，获得了用户的广泛认可。

单元库特征化提取工具（Empyrean Liberal）

标准单元库是数字集成电路设计的重要基

Indago – 基于新一代的验证方法学高效调试GUI工具

o 面向类软件调试方法的新一代智能调试工具，同步联动UVM TB、RTL code 、C code 、超链Smartlog 、波形、软件调用栈等模块功能。 o 便捷的Driver Tracing UI: 支持root cause value tracing 和 X cause tracing。 o 先进的快速搜索和过滤工具: 可以遍历整个验证的数据库，包括Testbench 、 RTL层级、 log和波形等等。 o SmartLog: 支持统一格式的上下文分析和超链定位。 o 支持仿真后调试和动态实时调试两种模式。 o 支持Low Power, Palladium, 等等。 https://www.cadence.com/zh_CN/home/tools/system-design-and-verification/debug-analysis.html

vManager – 智能回归测试管理工具，保障验证流程的可预测性，高效率性和高质量度

o 回归测试高效管理 – 管理大规模回归测试的并发执行 – 回归分析: 根据测试用例的pass/failures结果智能排序 – 自动重跑failures测试用例并收集下一步调试所需的数据 o Verification Plan验证规划工具，将验证需求追踪与测试覆盖率分析紧密联合，从而实现验证流程的闭环迭代。 o 测试覆盖率（Function+Code Cov）分析 – 支持多种验证引擎的覆盖率合并：Xcelium simulation, JasperGold formal, Palladium emulation。 – 支持多种验证覆盖率提升与优化技术 (Unreachability (UNR), UNR crosses，等)。 – 支持基于verification plan的覆盖率分析。 o 中心化的验证管理系统 – 支持多站点分布式数据验证流程管理。 – 支持多种验证引擎: formal, simulation, emulation。 – 支持多平台: 大规模服务器集群，云，等等。 https://www.cadence.com/zh_CN/home/tools/system-design-and-verification/planning-and-management.html

JasperGold: 强大高效的形式验证平台，以减少人工时间成本

o 提供一揽子的JasperGold Apps套件，每个App为解决特定的验证问题提供专门的自动化解决方案，以减少人力时间成本。即插即用，而并无要需掌握形式验证的相关知识。 – 比如UNR可以解决Unreachability问题, CONN可以解决SOC 顶层集成连线问题。DV工程师无需为了测试这些问题专门耗费大量时间开发专门的测试用例。 o 不光是验证工程师，设计工程师也可以很便捷的使用这些JG App,而无需开发testbench和测试用例，从而在项目早期发现更多的问题。 o 高效便捷GUI支持用户以更快的效率debug形式验证中的问题。 o 强悍的形式验证引擎以最快的时间得以求解，实现效率最大化。 https://www.cadence.com/zh_CN/home/tools/system-design-and-verification/formal-and-static-verification.html

Xcelium: 为性能而生的第三代数字验证仿真器

o 支持两种模式：单核（~2倍加速）和多核模式（3~5倍加速）。 o 为提升编译和动态仿真的效率，可支持多种灵活变通的流程以缩短迭代时间。 – MSIE（多snapshot 增量编译）, Parallel build（并行编译）, Dynamic Save/Restart（snapshot动态保存与重载）, Blackboxing（屏蔽不需要的子模块）, 等等。 o 整合的一体化集成引擎，原生态支持多种不同的仿真功能，而无需外挂其他的工具造成额外的效率损失。 – 1801 低功耗仿真, 功能/代码覆盖率（UVM TB class和DUT）, IMC(代码覆盖率分析), X-Prop, Mixed-Signal AMS（混合信号仿真）, 等等。 o 支持x86和 ARM 架构服务器, 同时支持Could云模式。 o 与Palladium, JasperGold统一的命令格式和前端流程，编译脚本可最大程度共用。 https://www.cadence.com/zh_CN/home/tools/system-design-and-verification/simulation-and-testbench-verification/xcelium-simulator.html